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三維垂直通道型鐵電體及反鐵電體存儲研發(fā)成功

作者：網(wǎng)站管理員　來源：本站原創(chuàng)　日期：2022/11/18 15:42:47　點(diǎn)擊：1394　屬于：行業(yè)新聞

       近日，日本東京大學(xué)與北陸先端科學(xué)技術(shù)大學(xué)院大學(xué)(JAIST)研發(fā)出一種通過“原子層堆積法(ALD法)”而非傳統(tǒng)的濺射法來進(jìn)行氧化物半導(dǎo)體-氧化銦(In₂O₃)鍍膜的技術(shù)，并成功開發(fā)出了三維通道型鐵電體及反鐵電體晶體管存儲器。

       該成果是東京大學(xué)生產(chǎn)技術(shù)研究所的小林正治副教授和JAIST先端科學(xué)技術(shù)研究科的浦岡行治教授組成的聯(lián)合研究團(tuán)隊(duì)取得的，并于美國夏威夷州當(dāng)?shù)貢r間6月11日~12日舉行的2022 IEEE Symposium on VLSI Technology and Circuits的專題研討會IEEE Silicon Nanoelectronics Workshop 2022上發(fā)表。（詳見：https://snw2022.conf.nycu.edu.tw/ ）
 

       大容量記憶存儲通常是用NAND（計(jì)算機(jī)存儲設(shè)備），但由于其耗電量大所以普遍認(rèn)為不適合用于物聯(lián)網(wǎng)設(shè)備（IoT）。鐵電體晶體管（FeFET）存儲器由于其鐵電體性質(zhì)耗電量小，但此前人們并不知道它可以實(shí)現(xiàn)NAND那樣高密度的三維垂直通道結(jié)構(gòu)。特別是3D NAND這樣的通道如果使用多晶硅的話，由于多晶硅的低遷移率導(dǎo)致讀取速度緩慢、鐵電體和多晶硅之間會形成低介電常數(shù)層而導(dǎo)致電荷捕獲的可靠性降低和寫入電壓無法降低等問題就會出現(xiàn)。為了解決這些問題，研究團(tuán)隊(duì)試著用IGZO等氧化物半導(dǎo)體為渠道的FeFET存儲器，發(fā)現(xiàn)理論上是有可能實(shí)現(xiàn)的。不過，要想對氧化物半導(dǎo)體進(jìn)行三維結(jié)構(gòu)的鍍膜，以往的濺射法的話鍍膜的沉積性難度非常高，為了實(shí)現(xiàn)ALD法研究團(tuán)隊(duì)開發(fā)了用In₂O₃進(jìn)行鍍膜的技術(shù)。用ALD法實(shí)際做出了將In₂O₃進(jìn)行三維結(jié)構(gòu)的均勻鍍膜，所做出的薄膜晶體管的遷移率超過了40cm²/Vs。

       此外，團(tuán)隊(duì)還使用ALD法試制了以二氧化鋯(HfZrO₂)鐵電體為柵極絕緣體的FeFET存儲器，如理論預(yù)期，1.5V的存儲窗口（閾值電壓差）、超過1萬次的讀寫耐性、保持特性超過1000秒。

配圖:（a）將氧化物半導(dǎo)體通道化的三維垂直通道型FeFET的模式圖。柵極絕緣體使用的是鐵電體HfO2。
        （b）將氧化物半導(dǎo)體進(jìn)行三維結(jié)構(gòu)鍍膜的問題及解決方法。通過使用ALD法，實(shí)現(xiàn)三維結(jié)構(gòu)的均勻鍍膜。
出處：發(fā)布會PDF



       該研究團(tuán)隊(duì)還有一個方案，將二氧化鋯(ZrO2)作為絕緣膜的“反鐵電體晶體管”(AFeFET)。氧化物半導(dǎo)體是N型半導(dǎo)體，雖然容易吸引大多數(shù)載體的電子，但是少數(shù)載體的正孔卻很難。于是根據(jù)程序狀態(tài)下刪除狀態(tài)的保留特性容易退化這一特征，通過使用反鐵電體，即便是不吸引少數(shù)載體電子也可以進(jìn)行刪除動作，得以改善刪除狀態(tài)的保留特性。

配圖:（a）試制的三維垂直通道型FeFET的切面透視式電子顯微鏡圖像。鐵電體HfO2和氧化物半導(dǎo)體In₂O₃一起均勻鍍膜。

        （b）試制的原型裝置的整體截面模擬圖。
出處：發(fā)布會PDF

        通過該研究的實(shí)際論證，這一技術(shù)的高密度和低電耗特性使其可以應(yīng)用于物聯(lián)網(wǎng)（IoT）設(shè)備的記憶存儲器上，需要廣泛使用大數(shù)據(jù)的社會服務(wù)項(xiàng)目就指日可待了。